module kbar_clk_pll (in_clk, out_clk, out_clk_p);

    input   in_clk;
    output  out_clk;
    output  out_clk_p;

    wire    out_clk;
    wire    out_clk_p;

EHXPLLB I1 (.RST(1'b0), .CLKI(in_clk), .CLKFB(out_clk), .DDAMODE(1'b0), 
            .DDAILAG(1'b0), .DDAIDEL0(1'b0), .DDAIDEL1(1'b0), .DDAIDEL2(1'b0),
	    .DDAIZR(1'b1), .CLKOP(out_clk), .CLKOS(out_clk_p),
	    .CLKOK(), .LOCK(), .DDAOZR(), .DDAOLAG(), .DDAODEL0(),
            .DDAODEL1(), .DDAODEL2())


/* synthesis FIN="33" */ 
/* synthesis CLKI_DIV="1" */ 
/* synthesis CLKOP_DIV="4" */ 
/* synthesis CLKFB_DIV="5" */ 
/* synthesis CLKOK_DIV="2" */ 
/* synthesis DELAY_CNTL="STATIC" */ 
/* synthesis FDEL="0" */ 
/* synthesis WAKE_ON_LOCK="OFF" */ 
/* synthesis PHASEADJ="90" */
/* synthesis DUTY="4" */ ;

endmodule
